Alebo to same z ineho pohladu - kanaly sa striedaju prave preto lebo jeden kanal moze prave stat na CL latencii pre dalsi pristup a druhy moze davat data, a po 8cykloch sa toto otoci a teda data akokeby sli plnou singlechannel rychlostou (akokeby neexistovalo CL). Ked teraz latencia (v ns) a burst length ostane stejna, tak ked mam 2x viac kanalov a 2x vyssiu freq, tak by to malo byt akokeby singlechannel s 2x takou frekvenciou. Asi mam niekde chybu ptz s ami to zda moc (to by bolo potom 2x rychlejsie jak DDR3). Ale mozno to aj tak bude, netestoval som.